请教一个xilinx Vertix-4 FPGA 连接DDR2 内存条的问题

时间：10-02 整理：3721RD 点击：

本人需要在xilinx vertix-4 FPGA上连接一块 DDR2 sodimm的内存条，寻址空间达4G，现有如下问题向大家请教，欢迎交流。
1，关于管脚配置bank问题，由于寻址空间较大，所以两个bank不能容纳所有管脚，在xilinx的FPGA上连接DDR2时，管脚分配有什么特别需要注意的问题吗?
2，关于时钟线的问题，在FPGA上实现时，时钟的feedback是否必须使用，在ML501的开发板上好像没有使用，在ML410的开发板上，使用的时钟拓扑是这样的，从FPGA出发一对差分时钟线，到片外的一片时钟分配芯片（ICS97U877）上，该芯片具有时钟反馈的功能，从该时钟芯片到 SODIMM槽上两对差分时钟线，另外有一对反馈时钟线与时钟线等长。这个反馈时钟线是什么作用呢?
谢谢

反馈时钟线好像是FPGA计算时延的.
另外,你可以用MIG来分配管脚,确保DDR2可以使用.

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