DC综合时序不闭合，怎么办，直接修改.v代码吗？

先看看是不是约束设得不好吧，不要一开始就想着改代码

改用bottom-up 從小module開始抓, 看是不是coding style有問題, 或是本身設計就有問題.
此外constraint太嚴格也會出這類問題.

1) 看Input delay/output delay是否合理
2）clock setting 是否constraint 过紧
3) combo-logic 是否太大
总之看negative slack是假象还是真象。
终极办法是插Pipe

谢谢！

先要分析好那条path,是不是约束写错了

#4
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