synmplify如何综合RAM核？

一般都综合成黑盒子，在代码中习惯加入语句，告诉synplify对其作黑盒处理，
如果是altera的器件，CORE生成的有带BB和不带BB的那种，带BB的就作黑盒处理，不带的不太清楚，也许会做简单的综合，

谢谢，用Altera生成了两个.V文件，一个ram.v，一个ram_bb.v，综合时加那个啊，如过加ram_bb.v，那不还要改名字吗，多了个_bb啊。谢谢

3# renninger1
直接把ram_bb.v加入到工程中即可，synpify会自己识别_bb.v的文件。
另外，请参考quartus handbook中的说明：
<output file>_bb.v——Black box Verilog HDL Module Declaration—Hollow-body module declaration that can be used in Verilog HDL designs to specify port directions when creating black boxes in third-party synthesis tools.

用ram.v，因为ram.v里包含了对altera内部sync ram模块的例示和相关参数配置。synplify中，选择了相应的altera器件之后，综合过程中会自动的对应的。

谢谢各位了，各位说的都行！

我是来学习的