请教各位大虾，关于Verilog中三目运算符的用法
时间：10-02
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就是这个 out=s?a：b；
这个用法只能用在assign中吗?
谢谢各位了
这个用法只能用在assign中吗?
谢谢各位了
always initial都可以
楼上正解
那能够用非阻塞赋值如“out<=s?a：b；”吗?
回楼上
可以
你这相当于
assign out_t=s?a：b;
always@(...)
out<=out_t;
谢谢！指点
这条语句就相当于一个if---else语句