SV中如何保存随机信号源？

晕，暂存嘛，REG、FIFO、RAM、DDR、FILE，方法多了，
你喜欢用哪一种用那一种阿

dddddddd

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对！一句话典型梦中人，呵呵。多谢多谢

你喜欢用哪一种用那一种阿

其实我原意是问SV中有没有更简单的自动处理的机制。上述这些方法保存的延迟长度和时序毕竟还要用户自己解决吧?

你喜欢用哪一种用那一种阿

就拿误码率测试来说，有时候不关心绝对延迟多大，只关心发射帧和接收帧内容是否一致。如果SV中有对应的类似断言的时序分析一样的自动处理机制就好了

你喜欢用哪一种用那一种阿

trigger bit

trigger bit

trigger bit

        向FIFO中写数据，满了之后继续写，看是否还可以写入，

        向FIFO中写数据，满了之后继续写，看是否还可以写入，

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哦。我去看看

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应该写不进去吧

        FIFO_CTL -> samples bits置不同的值，看watermark中断是不是可以正常启动。在watermark中断启动后，读取FIFO，看watermark中断bit是不是可以自动清除。

        FIFO_CTL -> samples bits置为0 , 检查trigger event产生之后，FIFO读写操作是否正确。

        FIFO_CTL -> samples bits置为0 , 检查trigger event产生之后，FIFO读写操作是否正确。

        FIFO_CTL -> samples bits置不同的值N（0< N < 31），检查trigger event产生之后，FIFO读写操作是否正确。（丢弃多余数据，保留必要数据，以及FIFO满了之后继续写）

        FIFO_CTL -> samples bits置不同的值N（0< N < 31），检查trigger event产生之后，FIFO读写操作是否正确。（丢弃多余数据，保留必要数据，以及FIFO满了之后继续写）

FIFO verify

用FIFO是有条件的：
你的处理结果是保序的么?中间会丢包么?...
如果有以上情况，用FIFO做可能会有问题

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那么在testbench中用双口RAM做吧，做多大都可以。这不就能满足不同的延迟需要了吗?
读写可以都用一个系统时钟，这样也不用考虑哪些覆盖之类的问题。

顶一下，抛砖引玉