大三下学期，初学FPGA，用VHDL还是verilog？
时间：10-02
整理：3721RD
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都说verilog比较好用，而且我的C语言基础好，可以学校正规教材是VHDL，学VHDL才有学分
我们大学学的是VHDL语言
不过听说VERLOG比较容易上手,而且好象相关的资料也要多一些
两种语言各有各的优点,看你自己怎么看了,还有就是你的基础
我也认为Verilog好些，特别是对于你这种C语言基础比较好的同学
大学基本教的是vhdl
不过学好一个可以再学另一个
我们大学学的是VHDL语言
不过听说VERLOG比较容易上手,而且好象相关的资料也要多一些
两种语言各有各的优点,看你自己怎么看了,还有就是你的基础
verilog！