FPGA硬件实现的串行执行约束？

大家好，
      我在工作中遇到一个问题，希望能得到一些帮助！
     硬件实现的算法其中一重要优点是能并行执行，因此用硬件实现的算法在执行时间上比用微控制器软件实现要快速很多。
     我在做一个有关硬件实现的加密算法功耗分析的项目，想要对比FPGA上实现的加密算法在某个时间点上的功耗特性。但硬件的并行执行特性使得找出算法在特定时间点的功耗特性相当困难。
     我想了解的是 Xilinx FPGA 是某有这种约束，能让实现在FPGA上的算法尽可能地串行执行。即FPGA实现的算法像软件那样在一个时钟周期只执行一个操作，或者尽可能少的操作?
     还望了解的朋友不吝赐教，十分感谢~！

这么做意义何在啊?...这个特定时间点的概念是?工作n小时后温度变化导致的功耗变化?

2# thesoloist
你好，我的工作方向是做对于差分功耗分析攻击的硬件结构保护。换句话说就是用特殊的电路结构使得电子器件在进行密码算法时的功耗特性尽可能的小（密码器件的功耗特性是data dependent的，这可以被用作破译密码算法）。现在工作还在起步阶段，需要简化硬件电路结构，使功耗特性与密码算法的关系尽可能清晰，这样有利于现阶段的分析工作。
谢谢你的回复~！：）

2# thesoloist
对了，忘了回答你的问题。特定时间点是这种攻击所选择的算法执行步骤中的某一个点。比如说AES密码算法第N个执行周期的mix column这一步执行的时间点。不是温度变化所导致的功耗变化。

只能自己用Verilog或者VHDL实现串行执行。