关于 verilog中 for 的综合问题

reg [7:0] row1 [33:0]; // 34 byte RAM
reg [5:0] index;  // used as variable in shifting operation
for(index=0;index<34;index=index+1)  
  row1[index] <= 8'b0;
如上,想请教下：
①该语句可综合吗?
②如果能综合的话会产生什么结构呢?
③还有就是有没有其它更好的写法?
小菜的问题，期待大家赐教ing。

可以综合，实际上就是展平后综合，但是如果当你这个循环比较大的时候，软件综合就会比较的慢，而且不利于软件工具的优化，最好是直接调用MEGAFUNCTION，这样综合速度快，并且利于软件工具的优化。

有些软件可以综合，在synplify下这个综合会有错误提示的。

MEGAFUNCTION?

最好在rtl代码中不要用for语句，不然有的软件综合不了

什么软件能综合这种东西?

row1[0] <= 8'b0;
row1[1] <= 8'b0;
.....
row1[33] <= 8'b0;
but I think thesy should be put in a always block ....

这样综合没问题的，synlify也识别，就相当于展宽而已，节省了点代码量，
有些公司不推荐用非常用语句

quarter下就能综合。

FPGA好难学

完全没有问题、可以综合
大胆写吧

10# lihelun2003
呵呵，不难学了，我才学了一年。跟着一个学长。
现在就在用FPGA写控制参加一些比赛呢。
呵呵，6月14号初赛成绩就出来了，希望有好的结果