关于reset问题

时间：10-02 整理：3721RD 点击：

xilinx FPGA中，SRL可由LUT实现，在代码中不加reset信号，那么综合出来的结果就是只有LUT和register，如果加了reset后，综合出来的结果还有些FF，资源较多，故可以不加reset信号，但是在FPGA重新配置时，FPGA是否自己会主动复位，还是说保持上次配置值?

Start value known. It means maybe 0 or 1 depend on FPGA environment

！

可以使用attribute来约束初始值的

reset分為synchronize reset和asynchornize reset.
如果你加入reset訊號,且發現FPGA上多了FF,那可能是使用到synchronize reset,
可能你在HDL Code中有下列的寫法出現
always@(posedge clk)
begin
         if ( reset == 1'b0)
                  .............
上述的語法會讓FPGA覺得你是想要使用synchronize reset.
若是如下的寫法
always@(posedge clk or negedge reset)
begin
         if ( reset == 1'b0)
                  .............
上述的語法會讓FPGA覺得你是想要使用asynchronize reset.
但是原則上,為了讓電路穩定,還是要加入reset的訊號.

问一下楼上，为什么用繁体中文?你是台湾的还是香港的?

支持，应该是用了同步复位吧。
而且我觉得最好不要为了省FPGA资源去修改RTL代码，FPGA多数时候是来做验证Demo的，还是保持RTL的器件独立性比较好。

前不久XILINX的工程师跑来讲S6的器件特性，大说一通现在reset信号要用高复位和同步复位之类，而不应和ASIC设计的那样异步和低复位，

具体理由是什么呢?
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前不久XILINX的工程师跑来讲S6的器件特性，大说一通现在reset信号要用高复位和同步复位之类，而不应和ASIC设计的那样异步和低复位，

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