综合出现锁存器

module ltsetup(din,status_in,status_out,switch, dout);
    input [15:0] din;
    input [15:0]status_in;
  output[15:0]status_out;
    output [15:0] dout;
  output switch;
  
  reg[3:0]node_code;
  reg switch_out;
  reg[15:0]dout;
  reg[15:0]status_out;
  reg[3:0]lamda1,lamda2,lamda3,lamda4,a,b,c,d;
  reg[7:0]wavelength;
  reg[3:0]node,busy;//busy  
  
assign switch=switch_out;
  
  
  parameter wavelength1=8'h1,wavelength2=8'h2,wavelength3=8'h4,wavelength4=8'h8;
  parameter idle=4'b0001;
  
  always@(din[/email] or status_in)begin
  wavelength<=din[15:8];
  node<=din[7:4];
  busy<=din[3:0];
  lamda1<=status_in[15:12];
  lamda2<=status_in[11:8];
  lamda3<=status_in[7:4];
  lamda4<=status_in[3:0];
  
  case(wavelength)
  
  wavelength1:
  if(idle==lamda1)
  begin
  busy<=4'b0000;//
  switch_out<=1;
  a<=4'b1111;//
  end
  else
  begin
  busy<=4'b1111;
  a<=4'b1111;
  switch_out<=0;
  end
  
  wavelength2:
  if(idle==lamda2)
  begin
  busy<=4'b0000;
  b<=4'b1111;
  switch_out<=1;
  end
  else
  begin
  busy<=4'b1111;
  b<=4'b1111;
  switch_out<=0;
  end
  
  wavelength3:
  if(idle==lamda3)
  begin
  busy<=4'b0000;
  c<=4'b1111;
  switch_out<=1;
  end
  else
  begin
  busy<=4'b1111;
  c<=4'b1111;
  switch_out<=0;
  end
  
  wavelength4:
  if(idle==lamda4)
  begin
  busy<=4'b0000;
  d<=4'b1111;
switch_out<=1;
  end
  else
  begin
  busy<=4'b1111;
  d<=4'b1111;
  switch_out<=0;
  end
  endcase
  status_out<={a,b,c,d};  
  end

以上代码中的switch_out在综合的时候出现锁存器，实在想不通是怎么回事?期待高手指点！

wavelength=3,5...等的时候switch_out等于什么?
组合逻辑不要使用非阻塞赋值

这个没有，只有4种情况，其他的没有了

写default:wavelength=wavelength1;后问题还是没能解决

问题在：你没有在每种case对a，b都赋值，只对其中一个赋值，当然会出现latch了

你看吧，每个case不是只赋了a，就是b，或c，d。

default也要加上的，养成习惯

下班了。

赋值不全。

谢谢楼上各位

赋值不完全，而且组合逻辑 尽量少使用非阻塞赋值语句！

不是说加入DEFAULT就没事了
必须每个CASE都要完整

aalways@(din or status_in)
是事件敏感不是时钟沿敏感
这当然是组合逻辑了