synplify综合的问题

时间：10-02 整理：3721RD 点击：

在FPGA设计的过程中，不希望synplify综合时进行优化。
例如：寄存器 A = C；同时寄存器 B = C；那么综合时，就会认为A = B 于是，将其中的B自动优化掉了。请问需要怎么设置?
在synplify 工具中我也已经取消了资源共享，在源代码中也添加了syn_sharing关闭的属性，但是综合出来的结果通过RTL级的查看，还是没有达到我的预期。请问，怎么解决这个问题

自己顶一下

A和B确实是等效的，保留B并没有意义啊

我记得DC中有个指令时set dont_touch吧，就是让DC不优化你设置的net或者line
兄弟，你用synplify，能不能给点什么资料给我，我也想用用这个软件，但是一直没有搞到软件
发我邮箱：exiaohu@126.com qq:373259813
谢谢

可以用syn_keep

请问一下，dc可以安装在xp系统中吗?

2000有windows的，

老弟，我也是一个synplify的新手，现在自己也是在看软件的手册摸索着做事情。关于时序约束的内容--基础知识：可以上网找找“静态时序分析”方面的内容看。也可以看看我的帖子“http://www.eetop.cn/bbs/thread-253321-1-1.html”

问题基本解决，需要使用synplify中的三个约束：
syn_noprune、syn_keep、syn_preserve

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