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你试一下单独发送第4个和第8个数据呢。?

单独发没问题，完全正确

难道是停止位太少

停止位1位，应该没什么问题啊，而且我Modelsim前后方针都没有问题

ddddddddddddddddddddddd

如果你是用altera的。可以用signaltap把信号抓出来看。xilinx也有类似的工具。应该是叫chipscop。

應該是同步問題造成的,兩邊的時脈沒有做同步設計

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谢谢小编了

谢我干嘛呀，帮我看看是哪里出了问题啊

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如果Modelsim前仿真后仿真都正确了能不能排除源代码没有问题

前后仿都通过了应该是内部逻辑没问题了。现在看看你的激励和实际信号是不是有出入。还要把出错当时的相关控制信号分析一下。找到问题的踪迹就好解决了。

chipscop

如果不是源代码的问题，那我该修改什么，盼高人解答

modelsim仿真的激励源与实际的激励源是不是都一样啊，如果不一样你仿真没问题，实际可能还是会出问题

激励当然一样了。如果不是源代码的问题，那我该修改什么；如果是源代码的问题，那为什么我的前后仿真都没问题，盼高人解答

应该还是出现在激励与实际情况不一致上，你用chipscope慢慢由FPGA的边界向FPGA最后发送端移动，看看在哪个环节丢掉的数据

激励与实际情况是一致的。如果不是源代码的问题，那我该修改什么；如果是源代码的问题，那为什么我的前后仿真都没问题，盼高人解答

仿真的激励都是理想化的。而且仿真也只是进行了开始时刻以后的一小段时间。这个跟实际电路的运行时间相比非常短暂。所以说仿真并不能反映全部的实际情况。只能验证在理想的激励下。综合得到的电路可以完成的逻辑而已。
既然你用了signaltap。那就可以对故障现场进行分析。看看出现问题时，哪个信号的错误导致了问题的出现。再向上追溯找到源头。