时序仿真过了，为什么实际的电路就是出现了一些错误

用CPLD实现一个辨向、4细分、计数的电路。
用时序仿真的时候，仿真的结果都是非常正确的。
在实际电路的时候发现出现5%的计数误差。
老师说在触发脉冲上升沿的时候，有可能计数脉冲跑掉了几个。
计数脉冲最大100KHZ，触发时钟脉冲达到50MHZ。
实在是想不明白怎么会跑掉几个计数脉冲，但又确实找不到其它合理的理由。

时序仿真都对了，那说明在理论实现上是没有问题的啊

看一下外部时钟的slew，如果慢时钟slew太差的话，用快时钟锁存以后再判别

2# wudaotest
你说的是skew吧?

能不能说得明白一点，我是个菜鸟啊
时序仿真都通过了，逻辑上应该没有问题。
那就是全局时钟上的问题了，真不知全局时钟上能出哪些问题?

时钟信号的布线要指定到芯片的全局时钟通道上的啊

呵呵,看到这个我笑了,以前我是26时开时学FPGA,三年后,才明白这个对数字设计有多重要.数字工程是就是因为这个才拿高薪的吧.当然,逻辑设计,系统功能设计,算法设计都很重要,都与产品的稳定性直接想关,这在我自已做法了一个产品时,是大有体会.而产品最终有没有个好价,更要看卖相.

学习了啊，，，