多bit的计数器按什么原则来拆分呢？

时间：10-02 整理：3721RD 点击：

比如一个32bit的计数器如何来拆分呢?
我认为:从速度上考虑的话,必须保证多级加法的进位链延迟(包括走线)要保证在一个时钟周期内,并有裕量！
问题是,在我们设计之初,如何根据器件结构就合理的将计数器拆分为多个！也就是:与器件内的哪些结构和延迟有关?
另外:如果从资源上考虑,又该如何拆分呢?也就是:分别针对ALTERA和XILINX器件,综合器会将计数器综合成哪些资源?
请大家指教一下,或讨论一下自己的看法！

这个，真没考虑过
virtex5, 7个12bit数相加在一个clk完成，可以工作到100MHZ以上
相对这个，计数器有必要这么考虑这么详细吗?
现在SOC动辄上百万门，一个计数器也就几十个门，
在资源上这样的小打小闹不如系统级的优化来的更加实在。