非时钟信号为何被识别成时钟信号？

我用synplify综合，在添加sdc约束文件时的时钟约束页如附件所示
其中只有第一项是时钟信号，而其他的都不是，请问为何会将这些非时钟信号识别为时钟信号呢?
这样会有什么影响?有没有办法通过添加属性避免这种情况发生呢?
谢谢！

一般没有什么影响，它不会识别是不是时钟，它是会判断这个信号是不是周期性的。

2# gaurson
好像也不太对，列表中第三个信号nRst是全局复位信号，没有周期性的特点啊

只要你的程序使得某个信号被接入寄存器的时钟端。就会被认为是时钟。可以定义成无关路径。这样综合器就不会管它的时间问题了。

always@(psoedge )
和组合赋值不全造成的latch！

好像是这样，currentState是状态机信号，我在状态机进程中确实有不完全的赋值，但这是我故意的，应为我就是要实现锁存器的功能，这样的话那些非时钟信号我就不用加约束了吧?

有代码,可以给出吗?

应该是你的代码里面把这些信号当时钟用了

如果你能够完全驾驭生成的这个latch.
这个warning可以不在乎