微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > altera芯片中的PLL

altera芯片中的PLL

时间:10-02 整理:3721RD 点击:
我想问下,哪位有调用ALTERA芯片内部PLL的经验啊,就是内部设置相位偏移按照什么规律的啊?我设置很多种,如果设置偏移2ns,可是哪综合后网表出来仿真,根本没有偏移这么多,毫无规律性的啊?

布局布线后仿真呢?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top