请教一个verilog编写测试程序的问题
时间：10-02
整理：3721RD
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测试程序如下
`timescale 1ns/1ns
`include "./compare.v"
module comparetest;
reg a,b;
wire equal;
initial
begin
a=0;
b=0;
#100 a=0; b=1;
#100 a=1; b=1;
#100 a=1; b=0;
#100 $stop;
end
compare compare1(.equal(equal),.a(a),.b(b));
endmodule
compare.v可以单独编译通过
但是编译测试程序时总出错
Error: Can't synthesize current design -- design does not contain any logic
不知道是不是缺少头文件还是编译方法选择不对
`timescale 1ns/1ns
`include "./compare.v"
module comparetest;
reg a,b;
wire equal;
initial
begin
a=0;
b=0;
#100 a=0; b=1;
#100 a=1; b=1;
#100 a=1; b=0;
#100 $stop;
end
compare compare1(.equal(equal),.a(a),.b(b));
endmodule
compare.v可以单独编译通过
但是编译测试程序时总出错
Error: Can't synthesize current design -- design does not contain any logic
不知道是不是缺少头文件还是编译方法选择不对
请教一个verilog编写测试程序的问题
你写的是行为级的，，只能用于仿真不能进行综合。
用modelsim完成你的仿真验证
请教一个verilog编写测试程序的问题
用什么工具，要做什么工作，仿真?综合?
错误提示是不能综合，看上去你应该是用quartus之类的东西写的?用modelsim写完了做simulation就行了，2楼的说得对，这段程序确实不包含逻辑，逻辑都在compare.v里
PS:小编用的夏宇闻的verilog书?我们正在学...
带延时的都不能综合,只能用于仿真
你写的是testbench啊，不能用于综合，只能做仿真，综合是不用testbench的
include的文件如果没有包含module实体，最好把文件名修改为.vh，我是看micron的工程师的做法。
不过我的编译脚本是自动找.v文件，可能不是你的问题。
综合对RTL级以上的就不怎么成熟啦
twstbench是一个闭和的结构,无法综合.用modelsim仿真
或者直接用ACTIVE HDL也可以仿真的，你的程序不能综合的。
谢谢阿，真好啊
我也出现这个错误了，现在知道了，谢谢以上的回答的朋友
#100
这个无法综合的。
我也遇到了这样的问题。原来是#无法综合。谢谢 了
流程没搞对，测试文件咋个能综合嘛