一个怪异的verilog表达式，帮帮忙
时间：10-02
整理：3721RD
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今天在看代码
有个这样的：
reg [3:0] cont;
reg bb;
wire pre;
...
assign pre = bb && (cont <= 4'b1110);
咋一看，我以为敲错了
可能是：
assign pre = bb && (cont == 4'b1110);
但是用 Modelsim 编译一下，呀，竟然没报错，本人水平有限啊，请高人指点一下
这个表达式的意思?
有个这样的：
reg [3:0] cont;
reg bb;
wire pre;
...
assign pre = bb && (cont <= 4'b1110);
咋一看，我以为敲错了
可能是：
assign pre = bb && (cont == 4'b1110);
但是用 Modelsim 编译一下，呀，竟然没报错，本人水平有限啊，请高人指点一下
这个表达式的意思?
期待ing ...
cont 小于或者等于 4'b1110
不是VHDL
在VHDL里，编译器好像也会根据上下文来判断是小于等于还是给信号赋值。
是不是非阻塞赋值"<="?
非阻塞赋值符号也可以用在 assign 中吧?！
我也是刚学VERILOG
小于等于
就是小于等于啊
想一想还真是这么回事，太感谢了@！
小于等于
rencai！
哈哈，差点把我问晕了
汗一个先。
小于等于啊，别想太多了，C语言里也是这样啊
12131313v1 3