苦恼的问题

可能有些代码综合后漏掉了，综合时应该有warning之类的提示。

这种情况见多了。

这是太常见的问题了，个人感觉原因大部分是因为：仿真的输入激励时序和硬件实际上的输入时序有差别，注意模块之间的输入输出接口时序，在仿真的时候把激励写得尽可能和实际一致。调试时，可以用chipscope或者signalType（?），很容易发现问题的。

如过和外界有接口的话，还会有可能是硬件问题了

assign some important  signal to FPGA output to debug

如果你是在做了后仿以后出现这样的问题。最有可能的就是你的bench有问题。还可能就是时钟信号的质量。不过这个可能性不大。再有高速系统会涉及到信号完整性问题。

俺还见过上板OK，仿真不OK的呢～～

这种情况经常见，我觉得应该看看做FPGA的WARNING，看有没有什么信号have no driver,再不行的话就做网表仿真吧---

顶一下！