状态机中计数器问题

在某一状态下要求计数n次
我的方法是：定义一个reg变量，在那个状态下进行加一操作，加到n时跳转下一状态
综合出一个锁存器+触发器的结构
由于是否锁存与状态有关，因此综合时报warnig：锁存器的clk引脚没有接入clk信号，因此无法进行时序约束
仿真观察了一下，hold时间大概只有30ps，请问在0.5um的工艺下会有问题吗?

计数器的敏感变量应该要用时钟的边沿触发，而是电平触发。

目前为止还没用过latch
什么设计你要用latch?

一个计数器，会用到LATCH?

在状态机的某个状态下要求计数加1
在其他状态下要求计数保持
大概是这样的
always @(posedge clk)
present<=next_state;  
count<=next_count;
always @(present)
case(present)
state1：。
。
statex: next_count=count+1;
。
rc综合出一个锁存器的结构

我正在学，知道告诉你

以你目前提供的结构来看。是可以全部由时钟驱动的。

组合逻辑部分应与时序部分分离