请教一个比较基本的Verilog语法问题

打错了 是
always@(sel_n,sel_k,rst）
begin
...
end

对的啊

把这个理解成三输入的组合逻辑电路，当输入变化时，输出自然就跟着变化！

应该是组合逻辑吧！

小编好：
always@(sel_n,sel_k,rst）
begin
...
end
是这样的 sel_n,sel_k,rst  中的任意一个信号发生变化就会执行一次begin .... end
例如：起初rst=1　
如果10us后rst变化为0时，就会执行一次begin .... end　

当sel_n,sel_k,rst有一个信号发生变化时，执行一次begin ... end

敏感信号列表中的信号发生变化是，输出就会发生变化

是组合逻辑，输入变化时，输出自然就会变化了

谢谢指教

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是组合逻辑！

组合逻辑的执行是敏感向量表中的向量变化引起的

组合逻辑的敏感信号

组合逻辑

注意敏感表要全，如果不全综合后结果可能与预想的不一致，如果支持verilog2001，建议always@（*）好了

在组合逻辑中,敏感变量表中最好不要有复位信号,小编的rst应该是复位信号吧,复位信号只应该出现在时序逻辑中

只要有一个信号发生变化就会触发always块里的语句。

顶一下！