微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 请教个关于时钟对齐的问题

请教个关于时钟对齐的问题

时间:10-02 整理:3721RD 点击:
如果要使一个信号的脉冲与时钟边沿对齐 用 PLL还是DLL呢?
还有,如果要使一个随机信号的每个脉冲都与时钟延(比如上升延)对齐 怎么处理呢

我也不知道

pll

同问,希望高手解答。

pll和dll和边沿对齐有关么?

沿对的齐不齐根信号的相位有关。假如你的信号没什么规律,很不好搞。

如果你的信号频率低于时钟频率使用及寄存器就可以做到啊

对第一个问题,用DLL应该可以实现,DLL的抽头需要training一下,然后clock通过DLL调整相位后再输出。

从理论上讲,要使一个随机信号的每个脉冲都与时钟延(比如上升延)对齐是不可能的。

PLL和DLL功能差不多,看你的片子有什么资源了。
对齐的问题。你用同步时序逻辑不就可以了么?

第一,pll/dll不是用来对齐信号与时钟的。
第二,随机信号相对于主时钟是异步的,是不可能对齐的。

如果要求不高,就把他们打一排

哦哦哦 受教不少

提这样的问题说明你才学习逻辑设计

顶一下

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top