FPGA内部如何实现准确延时

各位，最近再做一个FPGA验证平台。想在12M时钟下，测试某一路信号的保持时间是否在90ns~110ns之间，不知道各位有什么建议，才能测出?
P.S 采用计数器的方法，我也尝试过，但是12M时钟，即每个周期就会有83ns，测试90ns误差太大了。
各位大侠，帮忙吧！

不知道你用的是哪家公司的器件，但是大体思想都是一样的，就是提高采样时钟的频率。建议ALTERA用PLL，XILINX用DCM，将你的工作时钟进行倍频，具体需要你去试一下。

既然是验证，那解决的方法很多啊，增加一个频率高点的时钟就可以了。
pLL也可以啊。延时都可以。