关于：请教触发器的问题

没有问题，相当于分频时钟使用。
需要注意的是跨时钟的处理和时序约束。

一般不建议这么做 可能使你的设计存在隐患

用触发器A的数据输出端D，接触发器B的CLK端。
资料上　把这样的连接也定义为　门控时钟
感觉很奇怪　门控时钟不是通过组合逻辑使能clk后，连接到dff 的clk端上的吗?

很怪的接法
有什么用途
即使是门控也应该例化门控单元
而不会用自己写的

5# MOSFET
计数器　计满时，产生一个高电平的Flag信号，
我本来想是用这个Flag 信号接下一级dff的clk端　用posedge触发的

从信号完整性来考虑。用上面的方法可以保证多时钟的边沿对齐。
触发器出接下一个触发器的clk，通常计数分频会出现这样的结构。如果时钟频率不高（上升时间很长），又可以保证时序要求。这样做也可以。

好的　学习了

用使能
时钟端还是统一起来接一个时钟

严格来将，决不允许出现这种coding style，如果设计需要就用时钟使能来实现

这样做不好吧 一旦前面的有错 后面的不就全错了?

没什么问题。关键看逻辑是不是你期望的了。还有速度不要太快。别高于100M吧。