50M时钟输入，想得到1HZ的输出时钟，大家一般怎么做分频？

use counter！

期待有人给出方案！学习一下！

fpga 用PLL，DCM后再分频

DCM分频

同步分频或异步均可

FPGA里面有时钟管理的PLL可以，DCM也可以
或者自己做计数分频也可以

PLL只能做到1M

晕倒，分频这么难吗?
倍频才难吧

最简单就直接counter，26位。
省一点就是50M=390625 * 128
先二分频再5分频，这样功率最小。

111111111

用counter

直接用原理图画的

计数分频

没有最好,只有最合适:
1 方法一,单一时钟控制,单一计数器
2.单一时钟,多级计数,前级为后级en.相对稳定
3,多时钟,多级计数.相对功率低.

请问下，这个是怎么算出来的?

Ripple Counter + 同步 counter 最简单.
第一：7-bit Ripple Counter 实现 50MHz / 128 = 390625Hz
第二：19-bit 同步 counter 实现 390625Hz / 390625 = 1 Hz

弄一个模50的计数器不就行了吗

最简单的就是计数器

FPGA中的PLL一般没有这么大的分频因数
反正低端FPGA中应该得不到1HZ
用Counter了

pll没法做到这么低的频率吧
自己写个计数器分频

应该很好做吧，直接用        计数器就可以

先用PLL，再计数。

50MHZ的信号分频道到1HZ的计数器有多大?！太大了吧！
PLL应该也是支持不了这么大的参数的

DCM好像震不到1HZ这么低。
用计数器除频不就可以?

这么大的计数器，应该怎样设计比较合理呢?

计数器

用VHDL分频呀..

学习，学习

异步计数器最简单啰。同步计数器也占不了多少资源，只要能跑到那么快就行了。