这是什么意思？

glue_logic

module之间的逻辑单元

glue logic
Generally, your RTL coding should based on module. Every module was synthesis seperately in a larger design. Glue logic has exter delay and not calculated in your sub-module.

差不多是这个意思

简单的说就是在顶层模块中只能出现子模块和模块间的连线。

是针对AISC还是针对FPGA
为什么呢?

好！顶一个！

在顶层模块中出现单独的逻辑优化的时候会出问题。

哪要怎么办?如何处理?

把这部分逻辑放到某一个子模块内部去。

你顶层连线的时候比如说反向后连到另一个模块啊
或者和另外一个信号与操作以后再连到另一个模块啊
这些都叫glue_logic，就是说你顶层出现了连线以外的组合逻辑
这个主要还是针对ASIC吧
FPGA里面也有这样的要求
但是一般顶层有很小的glue_logich还是也可以的