为什么“近来芯片几何尺寸的减小已经迫使要求更低的逻辑供电电压”

不清楚，目前只知道电压小，功耗低；尺寸小了，密度就大了。

突然想到：
1.散热。尺寸小，散热就是一个问题，为了器件性能稳定，所以要求更低的功耗。应该是这样的，越寻思越觉得主要是因为这个。

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小编你太幽默了，建议你去看一下模拟CMOS集成电路设计(好几年没看，我也记不得细节了）。
不过尺寸越小，意味着源漏的导通电压可以越小，所以电压也越小。
哎，都忘了，你还是百度一下吧，我胡乱百度了一个，不知道对不对，你先看看：
http://wenda.tianya.cn/wenda/thread?tid=4e116fcd6b059329

5# loglong
虽然不是很理解，不过多谢提供这个思路。
需要再看看mos管的具体结构特性。

"1.散热。尺寸小，散热就是一个问题，为了器件性能稳定，所以要求更低的功耗。应该是这样的，越寻思越觉得主要是因为这个。"
小编自己想的这个答案基本是对的。

我记得是和逻辑电平的转换有关系的，具体的忘记了。可以看相关ASIC的书。

我觉得几何尺寸减小意味着MOS晶体管多晶硅栅的厚度也要减小，这样在大电压下漏电流会增大，可能大到电路无法工作。
另外，从P=CVf可以看出，V越小功耗会越低。

刚在CMOS超大规模集成电路这本书中看到的一段话：
在高电压下速率饱和与迁移率下降使得电流的大小比预期值要低。这意味着无法采用高VDD电压来实现快速的晶体管，因此VDD随着工艺的发展在不断降低，以减小功耗。而且，很短的沟道和很薄的栅氧层也会受到高VDD的破坏。

楼上vongy讲出了深层原因：“在高电压下速率饱和与迁移率下降使得电流的大小比预期值要低”，以及“很短的沟道和很薄的栅氧层也会受到高VDD的破坏”。

可能我说的不清楚：
在更小的尺寸下，可以用更小的电压实现相同的功能，好像叫等比例下降，
反正更小的电压意味这更小的功耗，所以小尺寸，小功耗，高速度能同时实现，当然要降低电压了。

需要看下按比例缩小理论，首先得保证管子不能被击穿才有资格讨论功耗、速度之类的话题，道理很简单。
其中一种叫恒定电场缩小，E=U/d，d减小，U也要减小。

楼上两位基本正确。
尺寸变小，gate的绝缘层变薄，电压太高会击穿