保持时间TH不够，有什么方法可以解决吗？

时序不满足，频率跑不上去。如果是FPGA设计，要么加入寄存器减少组合逻辑时间，要么使用流水线结构，要么加约束来让primitive的组合能满足时钟的要求。

很好 谢谢
小编继续发扬

这，看不懂，还没概念。继续努力啊。

什么器件的保持时间不够?一般增加一级缓冲吧，1个寄存器来保持信号

Setup够不够，够的话插buffer。

加缓冲吧，其他就复杂点

试试流水线设计，一般保持时间很好满足的，关键是建立时间难点。

hold time will be fixed in P&R

保持时间违反最简单的方法就是delay，直接加buffer就ok了。