fpga 怎样保证顺序语句能够顺序执行？

在顺序语句中，假如: A <= B;  C<=A; 用quartus 本身带的仿真经常出现怪怪的现像，C得到的结果有可能是上一周期的A,而不是本周期的A。
用quartus本身的仿真器仿真，初始化信号为零,可仿真结果却为1。不知道大家有没有这个现像。

顺序执行是C或其他语言的规则,如果用verilog就需要设计并行执行.但是在仿真的过程由于在cpu内进行,所以执行必定是顺序的,所以verilog就有柱塞和非柱塞的语法定义来控制并行和顺序执行之间仿真时序的控制. 其实<=主要是在仿真中起作用,对于综合后电路没有影响

路过，看看

用阻塞赋值语句

我想了解顺序执行在电路中是如何实现的，不是讨论语法问题。

2# 4k_hhc
"="和"<="综合出来的电路不是一样的吧，生成的触发器不同

用阻塞赋值把。

无语，不要拿软件的思维来套FPGA。先搞清楚FPGA是什么东西再说。

你写的这个本身就是流水线的操作

这个事随机的，可以看看time slot方面的资料

对，用阻塞语句赋值。

好像问题没有解决

赚钱下资料

理解一下,在IC实现中顺序执行,就意味时序电路.

换个仿真工具