该学system C 还是system verilog？

大家怎么看这两种语言啊
据了解 2个语言都可以从行为级到RTL级 都可以做设计又做测试语言
光看其中一个就够得搞了 现在还不知道该学什么啊
另外 好像都没有综合工具? 那么岂不是自己写了段代码 也没法综合
学习也只是纸上谈兵啊?

补充下 system verilog好像DC支持了 但是没有用DC的条件 就郁闷了

这两种语言本来就是做建模和验证用的，为什么一定要综合呢……验证是很重要的工作。

那从建模和验证的角度考虑
学哪个好点?

这是用于系统级的HW/SW仿真的，如果是SW工程师，SystemC掌握起来会快点，HW工程师用System Verilog会快点。另外取决于你的仿真器的支持程度。

SV的强项在于SVTB和SVA，用SV做设计目前还不是主流，而相应的SC目前还只是用于行为级建模，比较少公司用来做设计。目前看起来各大EDA厂商目前都在拼SV。

支持支持支持

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如果你目标是做硬件设计，我建议应该把主要精力放在学SV，EDA厂商都在拼SV，SystemC主要用于建模，对于掌握硬件的设计基本上帮助不会很大

多谢各位指点

目前　这两种语言国内都是做验证哈
语言都是一样的　
看具体需求

现在eda公司推sv多一些。

sv能综合也是歌子集吧。主要还是验证