請教VIRTEXE中CLKDLL問題！

时间：10-02 整理：3721RD 点击：

[这个贴子最后由sjh324在 2004/08/21 10:10am 第 1 次编辑]
我現在遇到這樣一個問題：設計中要使用兩個時鐘，這連個時鐘一個從外部引腳輸入，另一個倍頻產生。發現電路速度比兩個時鐘都由外部輸入時要慢許多。請問，在synplify
綜合通過constraint來提高電路速度?我只使用了define_clock約束定義了CLKDLL的輸出。請問個偉大有何高見?急切盼望回復！

請教VIRTEXE中CLKDLL問題！
如果这两个时钟当作异步时钟来处理，应该约束他们不在一个时钟域，另外可以具体看看关键路径到底是哪里延时最大。