Virtex5上的仿真
时间：10-02
整理：3721RD
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我在xc5vlx85-3ff1153上实现一个设计，其时序报告如下
Timing summary:
---------------
Timing errors: 0 Score: 0
Constraints cover 66938 paths, 0 nets, and 71216 connections
Design statistics:
Minimum period: 1.729ns (Maximum frequency: 578.369MHz)
Minimum input required time before clock: 1.062ns
Minimum output required time after clock: 9.471ns
但是我用Modelsim仿真却达不到这个频率，时钟周期选为4ns，可以正常运行，但是选为2ns，输出就全部为0；照理说2ns周期只有500MHz啊，不会差这么多吧。
另外我的输入（257）输出信号（128）很多，和这有关系吗?
有高手请帮助小弟一下，谢谢！
Timing summary:
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Timing errors: 0 Score: 0
Constraints cover 66938 paths, 0 nets, and 71216 connections
Design statistics:
Minimum period: 1.729ns (Maximum frequency: 578.369MHz)
Minimum input required time before clock: 1.062ns
Minimum output required time after clock: 9.471ns
但是我用Modelsim仿真却达不到这个频率，时钟周期选为4ns，可以正常运行，但是选为2ns，输出就全部为0；照理说2ns周期只有500MHz啊，不会差这么多吧。
另外我的输入（257）输出信号（128）很多，和这有关系吗?
有高手请帮助小弟一下，谢谢！
500MHz?夸张了吧，fpga上能跑这么高么?
你的Timing Report是PNR之后的?会差距这么多啊奇怪