求助：初学DC综合，遇到这样几个问题？

本人初学DC综合，昨天做了第一个例子的综合，觉得自己有很多基础的东西都搞不明白，还希望各位多多指教了。如果能有哪位大哥大姐带带我就更好了，我的QQ：569165024
以下是几个小问题：
（1）我用Design Vison综合了自己写的一段Verilog代码，得到了SDF和SDC文件，也看到了网表，然后再dc_shell-xg-t命令行的模式下用命令一条一条输入也可以得到上面的文件，如果把这些命令都写在一个脚本里面的，应该怎么执行呢，只读这个脚本好像不行。
（2）得到SDF和SDC文件后，接下来应该做静态时序分析，布局布线，post-layout的静态时序分析，优化等，这些还不知道怎么做，有没有相关例子的详细文档，能够让我把整个流程完整的走一遍，以便有清晰的认识，各位可以发到我的邮箱zonglu_hit@163.com，或者用QQ传给我，感激不尽啊。
（3）资料除了在网上下的几个PPT之外，就是看synopsys的sold了，这个东西太多太杂，有没有什么对实际操作上手更快一点的资料可以介绍的呢?
谢谢各位了啊

source 一下你的脚本，就OK了

开始可以看sold里面的quick reference

呵呵,好似,我也遇到过,忘了如果解决

学习了啊！

DC综合，遇到这样几个问题?