怎样查看状态机?
时间:10-02
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小弟初学verilog,请问各位大虾,用什么工具能够查看自己编写的状态机流程图?(针对xilinx芯片)
ISE自己就有这个功能。也可以用Synplify.
Debussy好像有这个功能
synplify rtl view可以查看!
在ISE中没找到。哪位能说的详细些吗?不如说在哪个菜单下?
FPGA Editor, but you have to finish synthesis first!
一般工具都有的像,ise,synplify,debussy,modelsim,
状态机流程图可以用XST的RTL VIEW 看?!
一般的设计工具中都有,我一般在modelsim中看
我也是初学,对三段式状态机还是不太熟练
推荐debussy
