请教： Artisan SRAM generator 的 综合问题

我用Artisan SRAM generator 产生了verilog code。 但是在synopsis综合时出错。原因是verilog code 里面有case equality（===）和case inequality不能被synopsis支持。哪位高手能帮忙解决?

自己改比較快.

同意楼上意见，呵呵

memory generator产生的是方针模型，不能综合，但是产生verilog仿真模型的同时也要产生.lib模型。这才是给dc用的，当作库使用

我现在已经有了lib文件了，而且已经转为db文件了。
据我我现在的了解，是不是吧这个文件放到库里，而要综合的verilog文件里只需要提供一个SRAM的block端口接口就可了? 当综合完的时候，是不是再把generator生成的lef和tcl文件进行PlaceandRoute就行了?还有就是那generator生成的gds文件是怎么用呢?
期待楼上的回答。谢谢。

围观中。