请教这段Verilog代码的意思？

always @ (posedge clk or posedge rst)
begin
    if (rst)
        flop <= #Tp {width{init_value}};
    else
        flop <= #Tp async_dat;   
end
其中width的值为1，init_value的值为1'b0，都是文件开头定义的parameter。
请问：{width{init_value}} 是什么意思?

哇 都要沉了 没有高手指教一下的么

verilog很基础的语法啊。位扩展，这样就变成了一个bus信号，宽度就是width定义的，每bit初始值是init_value。

谢谢楼上啊 翻了夏雨闻的书 确实是这样的

.....................................................................

这个问题问得?。

自己找本vhdl的书看看呀。

哈哈，也是新手！

init_value的宽度

拼接啊

xuexizhong

基本书上都讲到过，就是将init_value进行width位拼接！

拼接符

位拼接  自己看下Verilog的书吧

原来自己也是新手阿

呵呵。

被 见笑了。