请教Verilog里和VHDL里他们是不是等价的?
时间:10-02
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Verilog里的assign语句和VHDL里的A<=B是不是等价的。
就是都没有延时,直接像一条wire一样把一个信号的值赋给另一个信号了?
就是都没有延时,直接像一条wire一样把一个信号的值赋给另一个信号了?
verilog里的assign语句是这个意思
就是这个意思
