请教FPGA的除法

时间：10-02 整理：3721RD 点击：

1.fpga的除法怎么实现?（不用ip-core）
2.我调用了，fpga的除法ip-core，结果出现如下问题：我定义了除数和被除数都是16位，但除法ip-core的输入端口总是（31：0），但是ip-core生城的div.vhd文件中输入输出端口写的都是（15：0），导致我也无法仿真，请问怎么解决?
3.spatan 3A 支持除法ip-core么?

没遇到过这个问题，不过小编可以自己写一个除法器模块16位的用不了多少资源的。

Xilinx core generator has math functions, so of course you can use division IP core in Xilinx FPGA (Spartan also)

自己写一个简单的吧，呵呵

自己写一个也用不了多少资源，

自己写一个还是比较靠谱能满足实际用的就行了

上一篇：请教一下用如何实现用逻辑实现cdr
下一篇：请教一个浮点数转换成定点数的问题！

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类