请教下行为仿真和后仿真的中的问题

写了个分频器的电路，很简单的8分频，在ise中直接调用modelsim进行了行为仿真和布局布线后的仿真，发现差异很大，如图（点图放大，上面标注了前仿真和后仿真）

两次仿真中得到的时钟几乎是反相的。我想问下为什么会差别如此大?是我操作不对么?
我在进行后仿真时，先生成了post route的model

再在后仿真中直接调用modelsim仿真，不知道这样操作正确不

好猛哦
好猛哦
好猛哦
好猛哦
。！～
把代码贴出来看下呢

我在进行后仿真时，先生成了post route的model

生成了不是在../netgen/目录下会生成一个VHDL文件啊
你可以更改属性，生成verilog文件，
然后把这个文件和你的testbench一起在modelsim里面编译，然后仿真。

关于后仿找不到信号，
请查看http://www.edacn.net/bbs/viewthr ... ghlight=%2Bsavagezp

后仿锤子啊，以前我就从不做后仿，
稍微大点的工程，一整就几个小时乃至一天，哪个受得了?

Suggestion:
Check the static timing first.