对于异步FIFO的探讨

一个异步FIFO，输入位宽/输出位宽=1/2，那么读写时钟rclk、wclk是否一定也一定要满足wclk/rclk=2/1?  ALTERA的MegaWizard中的FIFO说明书中有个不同输入输出位宽的例子，但他的时钟也是倍数关系，这种关系是必要的吗?

应该不是吧~

时钟是独立的，没有关系。

具体问题具体分析吧。
都可以，看具体使用环境。

时钟是独立的，没有关系，关键是想要用多大的速度读写吧，看需求

FIFO比ＤＰＲＡＭ好弄多了，就是一个先入先出的东西，一弄就行

肯定不需要相同的倍数。

既然是异步fifo，那就没有办法用sta工具进行分析，而只能用设计来保证。大多数情况下要用到gray码来传递读写指针

没有必要了，时钟与读数据速率不是一个概念，也许有很快的时钟，但很多个时钟周期才读写一次

时钟是独立的，没有关系

不是必须的，关键看设计的约束，带宽，etc

嗯，跟时钟没关系
6# bobzeng

you need to take care of timing design and bandwidth design

恩，关键还是fifo深度的问题吧

我觉得也是看吞吐量的好，FIFO作为缓存就是要不上溢，不下溢，不浪费
6# bobzeng

我觉得也是看吞吐量的好，FIFO作为缓存就是要不上溢，不下溢，不浪费

只要输入速率和输出速率保持一致就可以了