为何pipeline使电路加快

20看不到图。

老兄你好好看看资料吧，流水线将复杂的任务分解，使它在一个时钟内完成部分计算，
计算的快，加上并行计算，虽然等结果出来有一定的延时，但是当计算大量的数据来讲，基本上是一个时钟做一次完整的运算

关键路径会变短，门延时减小，时钟频率就提高了

就是缩短组合电路的长度

楼上的说得不错～

不过你的图不算是pipeline，再后面加一大堆DFF是没用的，除非软体会去移动DFF位置

it's good

基本问题，但是值得讨论

感谢ls几位的耐心解释~

非常感谢！谢谢分享

原来1时钟干的事，现在2时钟做，因而时钟的频率可缩短为原来1/2。后半部分工作的同时，前半部分可以做新的任务，所以是并行计算。

关键看如何理解“快”这个概念，一种理解是从输入到输出之间的时间差，短的比长的要快，这个指标通常叫latency；另一种理解是1秒内能做多少次操作，通常叫performance。Pipeline结构主要解决第2种“快”。

减少组合逻辑的级数，可以提高频率

电路组合逻辑延时减小，关键路径的延时相应减小，那么电路的频率就提升上去了

2# caowangyang

值得好好思考下