请教：关于cic滤波器输入速率问题
时间：10-02
整理：3721RD
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本人现在用verilog写个cic抽取滤波器，个人理解：输入速率必须和时钟频率一样才能达到正确抽取，请问是这样吗?
如果输入数据的速率比时钟频率慢，只要输入数据有相应的数据同步就可以正常地取到
如果输入数据的速率比时钟频率快，那本身就是没法正确采到数的
谢谢楼上的回答，但据我理解，cic里面的抽取就是一个计数器，计数器的时钟正是输入时钟，如果时钟和速率不一样，那么抽取的倍数应该就不一样了吧?