FPGA布线后fast的时序更差？
时间：10-02
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大家有遇到过吗? FPGA时序分析结果 fast比slow下的 setup time时序更差，是为什么啊?
看看你的约束是否完全
约束应该没有问题啊
slow模型下看setup time的时序，fast模型下看hold time的时序
有时候fast模型也需要分析被约束信号是对timing起正向还是反向作用的。