verilog与c

Verilog是硬件设计语言，多用来做RTL设计，偶尔用来做RTL验证。
而C是通用的高级语言。
Verilog语法与C类似，都是强类型语言，风格（如标点、运算符、注释）也很类似。

说的不够详细，期待详细回复

lz比较这两种语言的目的是什么?想知道他们的语法区别，还是想通过这两种语言了解硬件与软件编程的区别?
如果想说的很详细，还不如你自己去看看c和verilog的标准。
这是两种用于不同领域的编程语言工具，基本语法相似（比如条件语句，循环等），但用途和用法完全不一致。
verilog是为了描述硬件电路，也可用于不同抽象级别的仿真/建模。如果是用于仿真/建模，对verilog的用法要求比较宽松，只要是verilog标准中规定的语法都可以拿来用，而如果是为了描述电路，则必须保证你所用的语法能够综合成实际的电路，而且要注意coding style以确保综合处最佳的电路。
C是面向过程的一种软件编程语言，不会对应实际电路，一般符合语法的语句都能够被C编译器识别，产生汇编代码/机器代码供CPU执行。
总之，c和verilog除了语法相似外，没有什么联系。

进来学习一下！

谢谢啦

当然不同了，一个是硬件描述语言，一个事软件语言。一个设计电路，一个设计软件，很明显的 差别啊

好像差别比较大，应用不一样

据说verilog是用c写的

i can't use C 
i can't use verilog

c is for sw, verilog is for hw, systemC is system level.

看来LZ不明白！

最大的却别
c是写应用程序的，基于CPU指令集
verilog为了硬件而生！@

受益匪浅。

呵呵。路过

语法相似外，没有什么联系
sp
4# warmheard

5楼说的很好 了解了

语法有些类似，其它没关系了

完全不同用途的语言 不要被某些类似的语法结构迷惑了

以下是小弟的淺見，請各位先進指教:
寫硬體描述語言(Verilog or VHDL)時，要考慮到物理條件的限制(電壓 電流 時間延遲 ...)，也就是所寫出來的產品是直接放在真實世界的。
而軟體語言，一般而言，是放在較抽象的虛擬世界，較不受到真實世界不完美條件的影響。

了解了，