请教：为什么FPGA输出时钟波形好差？

为什么我用Altera EP3C5E144C8 芯片的一个普通的I/O口做时钟输出，
把晶振的输入时钟50MHz用Verilog分频后输出5MHz，用示波器观察波
形，发现波形好差，不是理想的方波，而是类似三角波（正弦波）?用
PLL分频也是一样的。
示波器显示输出频率是对的，于是我把输出时钟改为200KHz时，示波器
观察波形输出才是方波，就是上沿有点毛刺。
难道Altera FPGA芯片不能输出频率高点的方波么?

那是你示波器的原因，分辨率不高

你会用示波器吧?
你会用示波器吧?

  学习学习

示波器没调好吧

搞个60M的示波器把

应该是示波器设置的问题，示波器和探头什么型号?再检查有没有设置“带宽受限”

同问啊

示波器的问题

可能是你的输入源有抖动！
还有FPGA的PLL是可编程的！当然没有定制的好啦！其实你约束一下时钟输出管脚的电流就好了！

输出有电容把它虑了?

你把探头调到10X模式了么?或者你示波器带宽足够么?

看看！

示波器问题的可能大些

明显示波器的问题嘛，带宽不够宽，方波的高频分量被滤掉了

你的匹配作好了吗?

示波器问题吧

不能用普通IO做时钟输入输出
请用具有全局时钟能力的IO作时钟输入输出
spec 上有讲

学习学习，路过路过

学习路过

如果驱动能力不满足就有问题了，不过这种现象一般会优化的。如果你的全局始终资源够的话，在进行综合的时候会自动使用的。
在FPGA 输出过程中，如果确实遇到过输出信号出现抖动或者振铃的现象，不过最后查到还是负载的问题。

正常吧 应该是正弦波 呵呵

操作不当啊