如何做到 与器件无关的门级综合~？

刚学， 用FPGA综合，选不同的器件就会得到不同的 输出verilog文件。
modelsim 里面没有库的话，后仿真 就麻烦。
请问各位 神仙~ 包括路过的
如何 做到 与器件无关的门级综合?
有哪些工具 直接吧 HDL代码 干到用not, and, or 啊等等基本门输出的?
这样就是肥了点，但看起来 密密麻麻的一堆门电路 多爽啊。

求宿
有一个俄罗斯人旅游时迷了路，晚上走到中国边界一个小村庄里，外面漫天大雪，他冷得受不住了，便去敲农家的门要求住宿。 　　一个老太太在屋里大声问：“你是谁啊?” 　　
俄罗斯人说：“依力奇瓦?莫波洛夫?克里拉维奇！” 　　　　
“人太多了！”老太太“嘭”地把刚打开的门关上，干脆地拒绝道。  




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用cadence的designer compiler

在ASIC中是不是没有库就不能综合了呢?

没有库当然不能综合。
不管是用于ASIC的Design Compiler还是用于FPGA的Synplify都是用库的，
而库中一般都有一些常用的器件，如adder。
所以综合工具将HDL代码直接对应到这些器件上，而不是分立的门上

搞不懂小编这样做的目的是什么

没啥 目的啊，突然有个想法 玩玩 而已。
咨询看看还有没有其他EDA工具。
DC 是 synopsys的 DC吧。数字综合的老大
XP下装这个2001版的估计 的我系统估计垃圾多 装不上。
后来整了1天多终于在 不支持更新的  ubuntu  7.04 虚拟机下 安装好 07版的了。

没有库的信息，合成出来的东西本来就是不准的，
没有太大的实际意义。
唯一有用的就是加密自己的design，
因为要看懂gate-level的东西比RTL-level的难多了。
比如买的IP。

kankanknk