关于FPGA时钟的问题？
时间：10-02
整理：3721RD
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使用的是FPGA CycloneII ，外围50Mh晶振输出信号通过一个滤波器输出到FPGA的23引脚，
现有两个疑问：
1、是不是只要保证23引脚接收到的信号超过某一电平值，就被FPGA作为高电平接收，反过来，作为低电平接收，在这块，不用考虑所接收到信号（50M晶振发出来的）的波形的边沿是不是很陡?波形不陡也可以，只要满足电压容限就可以?
2、如果问题一的回答是“是”的话，那么电路中FPGA的47引脚输出25Mhz时钟信号（50M信号的分频）给AD使用，会不会因为因为波形边沿不够陡而导致AD接收的时序问题，致使AD不工作呢?
现有两个疑问：
1、是不是只要保证23引脚接收到的信号超过某一电平值，就被FPGA作为高电平接收，反过来，作为低电平接收，在这块，不用考虑所接收到信号（50M晶振发出来的）的波形的边沿是不是很陡?波形不陡也可以，只要满足电压容限就可以?
2、如果问题一的回答是“是”的话，那么电路中FPGA的47引脚输出25Mhz时钟信号（50M信号的分频）给AD使用，会不会因为因为波形边沿不够陡而导致AD接收的时序问题，致使AD不工作呢?
1.是的
2.不会不抖，FPGA的输出信号是很好的