请教时钟切换带来的问题

这两天碰到一个问题，
我的设计里面有几个模块，其中一个模块里面用到了两个时钟切换，其中一个是10M，另一个是10M经PLL倍频的40M时钟，我是直接用的多路选择器
在Quartus的时序约束中打开clock lattency后，时序分析结果满足
但是我修改了另外一个模块后，时序分析结果满足就不满足了，10M的hold slack 变成负值了
这两个模块相关性很小，况且只是一处数据流的改动
想不通，请大家指教

FPGA会把PLL前后时钟认为是相关时钟！
时序分析时会作为相关时钟来分析！分出现hold timing violation就不奇怪了！
你可以让PLL倍出80Mhz的时钟！再对其二分频！
吧10Mhz和40Mhz设置成不相关时钟！就没有问题了！