verilog 问题请教

我也不确定对不对。参考参考
reg flag1;
reg flga2;
always@ (posedge clocka)
begin
   flag1=1'b1;
end
always@ (negedge clocka)
begin
   flag1=1'b0;
end
always@ (posedge clockb)
begin
   flag2=1'b1;
end
always@ (negedge clockb)
begin
   flag2=1'b0;
end
always@ (flag1 or flag2)
begin
   if(flag1 == flag2)
     同步
   end
end

谢谢2楼， 试试看。

直接用clka 做上升沿触发你看行不行

use pll.

你最好用正规的方法，用clka去锁存clkb多拍，然后判断chlb的时钟沿，
2楼的方法你将在一个clkb为高时，clka检测到多次

只能找最接近的，不能找沿，会有毛刺啊

use 2-3 FF to resiter clockb in clocka domain to get the edge of clockb.