verilog中用整数遇到的问题

部分程序：
    integer temp,temp1,count;
   
    always@(posedge[/email] clk or negedge rst)
    begin
        if(！rst)
        begin
            temp=0;
            temp1=0;
            count=0;
            re_mess=0;
        end
        else
        begin
            count=count+1;
            case(pcode)
                3'b000:temp=-2;
                3'b001:temp=-1;
                3'b010:temp=0;
                3'b011:temp=1;
                3'b100:temp=2;
                default:temp=0;
            endcase

在仿真中看到了temp 有3和-3 的值，而我在程序的其他部分没有对temp赋值了。
这是为什么

是modelsim的bug吗

可能是软件的问题，不过最好不用integer